این برنامه گامی موثر در جهت  ارتقاء سطح علمی و اطلاعات دانش پژوهان رشته کامپیوتر و برنامه نویسان  و صنعتگران حوضه کامپیوتر و الکترونیک گردآوری  شده است.

در این برنامه سعی شده است ک در یک پروژه ساده اطلاعات کلی در ضمینه vhdl داده شود .

در این برنامه شما قادر خواهید بود که یک پروژه را در محیط برنامه قدرتمند Modelsim و Active-VHDL  برنامه نویسی می کنید  .  

تاریخچه:

زبانVHDL  ابتدا به منظور شبيه سازی و مدل سازی و درک بيشـتر مـدارهای منطقـی بـوده اسـت کـهتوسط محققان  عمل  Synthesis یا سـنتز بـه عنـوان اتوماتيـک کـردن فراینـد طراحـی بـه آن اضـافه شـدهاست.  زبانVHDL  در شمال امریکا و همچنين اروپا توسط ٨٠ درصد مهندسـين سيسـتم اسـتفاده ميشـود کـه این رقم همچنان در حال رشد است.  VHDL برای کاربر از نظر یکتا بودن نوع توصيف هيچ گونه محدودیتی ندارد در واقع  یک برنامه را می توانهم به صورت رفتاری و هم به صورت متنی یعنی ذکر تمام گيتهای موجود به کار بـرد همچنـين ازVHDL  می توان در سطوح مختلفی از پيچيدگی استفاده کرد از یک ترانزیستور کوچـک گرفتـه تـا یـک سيسـتمکامل را می توان با آن طراحی کرد.  یکی از دلایل افزایش محبوبيت این زبان وجود تعدادی از نرم افزارهای شبيه ساز با قيمتی مناسب مانند Active VHDL است. گر چه VHDL بيشتر ما را متوجه الکترونيک می کند در واقع به یک زبان مدل سازی جهانی شهرت یافته است و برای مدل سازی و شبيه سازی سيستمهای الکترو مکانيکی و هيدروليکی و شيميایی و ...  مورد استفاده قرار می گيرد.